Mixed Signal Systems and Verification Engineer II

Cadence — Mixed‑Signal Systems and Verification Engineer II

À propos de Cadence

At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.

At Cadence, we hire and develop leaders and innovators who want to make a meaningful impact on the future of technology. Our teams work on the world’s most advanced designs, enabling breakthroughs from high‑performance computing to artificial intelligence and machine learning.

Cadence fosters a high‑performance culture that values creativity, innovation, and technical excellence. You will work alongside some of the brightest engineers in the industry while solving problems that matter.

Cadence has been recognized globally as a Great Place to Work and has been named one of the Fortune 100 Best Companies to Work For multiple times.

Chez Cadence, nous recrutons et développons des leaders et des innovateurs qui souhaitent avoir un impact significatif sur l’avenir de la technologie. Nos équipes travaillent sur les conceptions les plus avancées au monde, permettant des percées allant du calcul haute performance à l’intelligence artificielle et à l’apprentissage machine.

Cadence favorise une culture de haute performance qui valorise la créativité, l’innovation et l’excellence technique. Vous travaillerez aux côtés de certains des ingénieurs les plus talentueux de l’industrie tout en résolvant des problèmes qui comptent réellement.

Cadence est reconnue mondialement comme un excellent milieu de travail et a été nommée à plusieurs reprises parmi les 100 meilleures entreprises où travailler selon le classement Fortune.

Description du poste

The Mixed‑Signal Verification Team is seeking a Mixed‑Signal Systems and Verification Engineer II to contribute to the verification of complex digital and mixed‑signal designs. In this highly visible role, you will collaborate closely with analog, digital, and systems teams and play a critical role in delivering high‑quality silicon to market.

L’équipe de vérification en signaux mixtes recherche un(e) Ingénieur(e) systèmes et vérification en signaux mixtes II afin de contribuer à la vérification de circuits numériques et mixtes complexes. Dans ce rôle très critique, vous collaborerez étroitement avec les équipes analogiques, numériques et systèmes, et jouerez un rôle clé dans la mise sur le marché de circuits intégrés de haute qualité.

Responsabilités

• Be part of a hands‑on development team that promotes engineering excellence, creativity, and innovation.
• Développer des modèles numériques de circuits analogiques et en signaux mixtes précis et efficaces en simulation (RNM) en SystemVerilog.
• Verify that behavioral models accurately represent analog schematics and design intent.
• Vérifier que les modèles numériques représentent fidèlement les schémas analogiques et l’intention de conception.
• Integrate analog behavioral models with RTL environments.
• Intégrer des modèles numériques analogiques dans des environnements RTL.
• Verify analog and mixed‑signal functionality against specifications using: SystemVerilog testbenches Test scenarios Assertions, including Analog Assertion‑Based Verification
• Vérifier les fonctionnalités analogiques et en signaux mixtes par rapport aux spécifications à l’aide de : Bancs de test SystemVerilog Scénarios de test Assertions, y compris la vérification basée sur des assertions analogiques
• Support verification of blocks such as filters, ADC/DAC, VCO, A/DPLL, SerDes, LNA, mixers, and related AMS IP.
• Soutenir la vérification de blocs tels que filtres, ADC/DAC, VCO, A/DPLL, SerDes, LNA, multiplexeurs, et autres IP AMS connexes.
• Debug verification failures across analog, digital, and mixed‑signal domains.
• Déboguer les problèmes de vérification dans les domaines analogique, numérique et mixte.
• Develop and maintain verification infrastructure including testbenches, environments, and scripts.
• Développer et maintenir l’infrastructure de vérification, y compris les bancs de test, les environnements et les scripts.
• Document modeling assumptions, verification methodology, and results for formal design and verification reviews.
• Documenter les hypothèses de modélisation, la méthodologie de vérification et les résultats pour les revues formelles de conception et de vérification.
• Collaborate cross‑functionally with design, systems, and IP teams to understand constraints and ensure verification coverage.
• Collaborer de manière interfonctionnelle avec les équipes de conception, systèmes et IP afin de comprendre les contraintes et d’assurer une couverture de vérification adéquate.

Qualifications

Qualifications requises

• 0–2+ years of experience working in digital, analog, or mixed‑signal design and verification environments.
• 0 à 2+ années d’expérience en conception et/ou vérification numérique, analogique ou en signaux mixtes.
• Bachelor’s degree in Electrical Engineering or related field
  .
• Baccalauréat en génie électrique ou dans un domaine connexe
  (Maîtrise ou doctorat en génie électrique préféré).
• Strong understanding of SystemVerilog and mixed‑signal verification concepts.
• Solide compréhension de SystemVerilog et des concepts de vérification en signaux mixtes.
• Experience or coursework in real‑number modeling (RNM) including: wreal UDN / UDT / UDR Verilog‑AMS
• Expérience ou formation académique en modélisation à nombres réels (RNM), incluant :
  wrealUDN / UDT / UDRVerilog‑AMS
• Basic understanding of analog and mixed‑signal blocks such as ADCs, DACs, PLLs, SerDes, RF or signal‑processing components.
• Compréhension de base des blocs analogiques et en signaux mixtes tels que ADC, DAC, PLL, SerDes, RF ou composants de traitement du signal.
• Familiarity with Cadence Virtuoso Schematic Composer and ADE.
• Familiarité avec Cadence Virtuoso Schematic Composer et ADE.
• Strong written and verbal communication skills with the ability to work across teams.
• Excellentes compétences en communication écrite et orale, avec la capacité de travailler en équipe.
• Comfortable working in a fast‑paced, collaborative development environment.
• À l’aise dans un environnement de développement collaboratif et dynamique.

Qualifications souhaitées

• Experience developing verification infrastructure (testbenches, environments, automation).
• Expérience dans le développement d’infrastructures de vérification (bancs de test, environnements, automatisation).
• Experience scripting verification and design automation flows using Python or Perl.
• Expérience en scripts pour les flux de vérification et d’automatisation de la conception (Python ou Perl).
• Experience with low‑power architectures.
• Expérience avec des architectures électronique de basse consommation.
• Exposure to SystemVerilog UVM methodologies.
• Connaissance des méthodologies UVM en SystemVerilog.
• Experience with FPGA prototyping.
• Expérience en prototypage FPGA.
• Familiarity with industry standards such as PCIe, USB, DDR, or similar.
• Familiarité avec des normes industrielles telles que PCIe, USB, DDR ou équivalentes.
• Knowledge of mixed‑signal Cadence tools and mixed‑signal verification methodologies.
• Connaissance des outils Cadence pour les signaux mixtes et des méthodologies de vérification associées.
• Exposure to hardware acceleration platforms such as Palladium or Protium.
• Exposition à des plateformes d’accélération matérielle telles que Palladium ou Protium.
• Experience with revision control systems (e.g., SOS, SVN).
• Expérience avec des systèmes de gestion de versions (p. ex. SOS, SVN, GIT).

Nous faire faire un travail qui compte

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